１．FPGAとはデジタルアイソレータIC経由です。
このICの伝搬遅延を考慮してFPGA設計して下さい。
片道8～14ns遅延します。

２．AD7134はスレーブモードで動作します。
ODR（最大1460KHz)、DCLK（最大50MHz)はFPGAが出力します。
DCLKはAD変換したデータをADCから取り出すための同期クロックです。製品出荷時はGated Clockでの運用を想定しています。　データを取り出したいときにクロックを与えます。
ODRはADCのサンプリング周期です。DCLKと違い、常にFPGAからADCに与えて下さい。