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=Smart-USB Sigma製品=
リドライバ機能付きUSB3.0コネクタをリリースしました.FPGAボードを筐体に収容するときに便利です.
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vivado MIG設定 (DDR3)

vivadoツールでのMIG設定方法 (DDR3制御コア生成)

KX-Card7のDDR3を制御する回路を設計するには、vivadoツールのIP CatalogからMIGを選択し、ウィザードに沿って適切な制御コアを生成します。

ウィザードで設定するパラメータは多岐にわたりますので、以下の情報を参考にしてください。

※DDR3コアを3個まとめた制御コアの作成パラメータです。FPGA内部クロックを使用する場合、
3コア共通のReference Clock Typeは No Bufferに設定し、個別のコアに入力するSystem Clock Typeも No Bufferに設定します。
KX-Card7の予備クロックエリアにOSCを実装し、そのクロックを利用する場合は、Clock TypeをDifferentialに設定します。


Vivado Project Options:
   Target Device                   : xc7k160t-ffg676
   Speed Grade                     : -1
   HDL                             : verilog
   Synthesis Tool                  : VIVADO

MIG Output Options:
   Module Name                     : mig_7series_0
   No of Controllers               : 3
   Selected Compatible Device(s)   : --

FPGA Options:
   System Clock Type               : No Buffer
   Reference Clock Type            : No Buffer
   Debug Port                      : Disable
   Internal Vref                   : disabled
   IO Power Reduction              : ON
   XADC instantiation in MIG       : Enabled

Extended FPGA Options:
   DCI for DQ,DQS/DQS#,DM          : enabled
   Internal Termination (HR Banks) : 50 Ohms
   
/*******************************************************/
/*                  Controller 0                       */
/*******************************************************/
Controller Options :
   Memory                        : DDR3_SDRAM
   Interface                     : NATIVE
   Design Clock Frequency        : 1500 ps (666.67 MHz)
   Phy to Controller Clock Ratio : 4:1
   Input Clock Period            : 4000 ps
   CLKFBOUT_MULT (PLL)           : 16
   DIVCLK_DIVIDE (PLL)           : 3
   VCC_AUX IO                    : 2.0V
   Memory Type                   : Components
   Memory Part                   : MT41K512M8XX-125
   Equivalent Part(s)            : --
   Data Width                    : 8
   ECC                           : Disabled
   Data Mask                     : enabled
   ORDERING                      : Normal

AXI Parameters :

Memory Options:
   Burst Length (MR0[1:0])          : 8 - Fixed
   Read Burst Type (MR0[3])         : Sequential
   CAS Latency (MR0[6:4])           : 9
   Output Drive Strength (MR1[5,1]) : RZQ/7
   Controller CS option             : Enable
   Rtt_NOM - ODT (MR1[9,6,2])       : RZQ/4
   Rtt_WR - Dynamic ODT (MR2[10:9]) : Dynamic ODT off
   Memory Address Mapping           : BANK_ROW_COLUMN


Bank Selections:

System_Control:
 SignalName: sys_rst
  PadLocation: No connect  Bank: Select Bank
 SignalName: init_calib_complete
  PadLocation: No connect  Bank: Select Bank
 SignalName: tg_compare_error
  PadLocation: No connect  Bank: Select Bank
/*******************************************************/
/*                  Controller 1                       */
/*******************************************************/
Controller Options :
   Memory                        : DDR3_SDRAM
   Interface                     : NATIVE
   Design Clock Frequency        : 1500 ps (666.67 MHz)
   Phy to Controller Clock Ratio : 4:1
   Input Clock Period            : 4000 ps
   CLKFBOUT_MULT (PLL)           : 16
   DIVCLK_DIVIDE (PLL)           : 3
   VCC_AUX IO                    : 2.0V
   Memory Type                   : Components
   Memory Part                   : MT41K512M8XX-125
   Equivalent Part(s)            : --
   Data Width                    : 8
   ECC                           : Disabled
   Data Mask                     : enabled
   ORDERING                      : Normal

AXI Parameters :

Memory Options:
   Burst Length (MR0[1:0])          : 8 - Fixed
   Read Burst Type (MR0[3])         : Sequential
   CAS Latency (MR0[6:4])           : 9
   Output Drive Strength (MR1[5,1]) : RZQ/7
   Controller CS option             : Enable
   Rtt_NOM - ODT (MR1[9,6,2])       : RZQ/4
   Rtt_WR - Dynamic ODT (MR2[10:9]) : Dynamic ODT off
   Memory Address Mapping           : BANK_ROW_COLUMN
/*******************************************************/
/*                  Controller 2                       */
/*******************************************************/
Controller Options :
   Memory                        : DDR3_SDRAM
   Interface                     : NATIVE
   Design Clock Frequency        : 1500 ps (666.67 MHz)
   Phy to Controller Clock Ratio : 4:1
   Input Clock Period            : 4000 ps
   CLKFBOUT_MULT (PLL)           : 16
   DIVCLK_DIVIDE (PLL)           : 3
   VCC_AUX IO                    : 2.0V
   Memory Type                   : Components
   Memory Part                   : MT41K512M8XX-125
   Equivalent Part(s)            : --
   Data Width                    : 8
   ECC                           : Disabled
   Data Mask                     : enabled
   ORDERING                      : Normal

AXI Parameters :

Memory Options:
   Burst Length (MR0[1:0])          : 8 - Fixed
   Read Burst Type (MR0[3])         : Sequential
   CAS Latency (MR0[6:4])           : 9
   Output Drive Strength (MR1[5,1]) : RZQ/7
   Controller CS option             : Enable
   Rtt_NOM - ODT (MR1[9,6,2])       : RZQ/4
   Rtt_WR - Dynamic ODT (MR2[10:9]) : Dynamic ODT off
   Memory Address Mapping           : BANK_ROW_COLUMN


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